基于深亚微米工艺长互连线延迟优化的设计方法研究摘要：随着SoC方法学的使用，集成电路越来越复杂，设计规模越来越大，连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法，即优化关键单元的布局，并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距，指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影响因素有密切关系.28nm工艺下，在间距200μm～250μm时插入8倍驱动（×8）规格的反相器（缓冲器）时效果最好.其次，将互连线上的缓冲器换成反相器，互连延迟能降低10%.第三，使用更宽的走线能使长互连线延时再降低20～30ps.关键词：物理设计；预布局；长线优化；EDA；优化时序：TP302.4文献标识码：A随着集成电路工艺的进步，高性能处理器的设计规模已超过10亿晶体管，更多的物理资源，更高的器件密度导致后端物理设计变得越来越复杂，时序收敛成为高性能处理器实现的关键节点[1].在深亚微米工艺中，互连线延时与单元延时在整个电路延时中严重影响着时序的收敛，如何优化长线时序是当前的研究热点.当前，互连线延迟优化方法的研究工作主要面向自动化工具建模.文献[2]提出了一种在EDA工具中使用基于预布局的时序优化方法，但是这种方法纯粹依赖EDA工具进行时序优化很难达到预期的效果，经常需要对关键路径进行手动修改.文献[3]从3DIC设计角度，以全新的眼光看待长线延迟带来的不便，从三维层面的角度对走线优化问题提出了看法，具有很强的启发性.本文提出了一种基于长线互连延迟的优化方法.该优化方法针对飞腾微处理器中，长线互连所占比重很高，并且集中在1800～2200μm，商业工具无法将时序优化收敛的情况下，通过对关键路径上的标准单元进行提前布局，即在布图规划阶段，硬核模块摆放完成之后，将关键路径上的标准单元类似于硬核模块进行手动布局，并在预布局阶段对存在的长路径进行时序优化.在实际芯片模块物理实现的过程中，我们发现EDA工具反复迭代并且难以优化的路径绝大部分都是在长线互连的情况下产生的[4].这是因为一旦路径中出现了较长的互连线会直接导致改路径上的Slew变长，进而导致当前路径的延迟显著增大.为了避免这种现象，我们对设计当中出现的长线互联路径对其使用的单元，驱动路径的长度均进行了专门优化，使得EDA工具在运行时间上大大缩减.同时由于整个模块中时序较差的路径绝大部分也属于长线互联，进过专门优化后，也使得整个设计模块的违例大大减少，数据端的数据也能到得更快.本文结构组织如下：首先，引入互联线的分析模型和长线延时的计算方法，研究插入优化缓冲器尺寸、位置和数量对延时的影响.然后，对一段长线延时理论上的最佳优化方法进行深入分析.对不同情况下的长线延时给出最优化方案.最后，使用所提出的算法对长互联线进行优化，并与优化前的延时进行比较，结果证明所提出的方法可有效减小互联线的延时.1长线优化方案1.1基本的长线延迟模型导线的寄生（电容、电阻）参数是沿它的长度方向分布的，而不是集中在一点，需要建立分析模型来分析其延迟[5].本文的目标设计中，长线发生的场景一般在顶层全局互连上，这部分互连的特点是距离长，但互连数量不多，考虑到全局布局的空间资源，一般不容易出现紧密相邻的长互连线，串扰问题可通过增加线间距和换层来解决，因此可以不考虑串扰以及其它噪声对时序的影响.对于一段较长的导线，可以把它表示成一个n段RC的结构，总电阻和电容分别表示成：Rwire=nRw，Cwire=nCRwire为长线的等效电阻，Cw为长线的等效电容.线延迟分析模型复杂，而且计算速度慢，因此人们开发了多种简化RC模型，艾蒙延时计算模型是其中之一.艾蒙延时计算模型中，节点i处的延时可以由下式给出：T=∑Nk=1CkRik.（1）因此，对于一个分成三节的长线来说，计算艾蒙延时为：T=R1C1+（R1+R2）C2+（R1+R2+R3）C3.（2）对于一条总长L的导线，如果把它平均分成n份，每段长为l，l=L/n，设Rl为路径单位长度的电阻，Cl为导线单位长度的电容，则导线总的艾蒙延时为Tl=（lRl）?（lCl）+2（lRl）?（lCl）+3（lRl）?（lCl）+…+n...