2011年6月第25卷第2期总84期北京联合大学学报(自然科学版JournalofBeijingUnionUniversity(NaturalSciencesJun．2011Vol．25No．2SumNo．84[收稿日期]2011－04－19[基金项目]北京市教委项目(PHR〈IHLB〉20090513;国家自然基金项目(NSFC609976024。[作者简介]张少真(1986—,女,河北衡水人,北京交通大学电子信息工程学院,硕士,主要研究方向为混合信号集成电路的设计。应用于SARADC中逐次逼近寄存器的设计张少真1,李哲英2(1.北京交通大学电子信息工程学院,北京100044;2.北京联合大学信息学院,北京100101[摘要]逐次逼近寄存器(SARregisters协调DAC(Digital-to-AnalogConverter,数模转换器和比较器共同工作,完成逐次逼近逻辑,在SARADC(SuccessiveapproximationA/DConverter,逐次逼近型模数转换器的设计中非常重要。设计了一个应用于5V单电源电压、采样率为1MSPs、12bits、低功耗SARADC中的逐次逼近寄存器。通过比较分析逻辑综合和全定制两种方法,选择了全定制方法来实现逐次逼近寄存器,实现功耗、面积的最佳优化。[关键词]逐次逼近寄存器;逻辑综合;全定制;控制信号[]TP332.1[文献标志码]A[]1005-0310(201102-0015-05TheDesignofSARRegistersinSARADCZHANGShao-zhen1,LIZhe-ying2(1.SchoolofElectronicandInformationEngineering,Beijing激aotongUniversity,Beijing100044,China;2.CollegeofInformation,BeijingUnionUniversity,Beijing100101,ChinaAbstract:Successiveapproximationregisters(SARregisters,coordinationDAC(Digital-to-AnalogConverterandcomparatorworkingtogether,completingsuccessiveapproximationlogic,areveryimportantinthedesignofSARADC(SuccessiveapproximationA/DConverter．ThedesignofSARregisters,whichareappliedinapow-ersupplyvoltage5V,samplingratefor1MSPs,12bits,andlowpowerconsumptionSARADCareintroduced．Acomparisonbetweenlogicsynthesisandfullcustomizationoffersachoiceofthefullcustomizationmethodtoa-chieveSARregisters,whichcanachievethebestoptimizingpowerandarea．Keywords:SARregisters;logicsynthesis;fullcustomization;controlsignal0引言SARADC是采样速率低于5Msps的中等至高分辨率应用的常见结构,实质上是实现一种二进制搜索算法[1-3]。SARADC的逐次逼近寄存器主要是依赖于移位寄存器的工作原理,如何优化设计成为低功耗设计的一个重要因素[4]。基于标准CMOS工艺,通过结构研究来提高速度和分辨率、优化功耗面积等指标,是ADC的重要研究方向之一[5]。逐次逼近寄存器主要应用于数据采集系统中的SARADC,根据SARADC的面积及功耗的整体规划,逐次逼近寄存器的设计指标为面积280μmˑ580μm,功耗3mW。通过比较逻辑综合和全定制实现这两种方法,在满足面积及功耗指标的前提下,完成逐次逼近寄存器的设计。1逐次逼近寄存器的实现随着集成电路的发展,对于某些设计可以采用EDA技术,以硬件描述语言为逻辑描述的主要表达方式,整个设计过程中可用软件进行仿真与验证,故逻辑综合的实现方法变得更加方便[4]。SAR北京联合大学学报(自然科学版2011年6月ADC中的逐次逼近寄存器逻辑通过逻辑综合的方法来实现,这样大大减少了仿真及版图设计的时间。SARADC完成一次转换需要18个时钟周期,分为初始化(2个周期、采样与保持(3个周期、转换(12个周期和输出(1个周期4个状态。因此,可以编写Verilog代码通过有限状态机来实现逐次逼近逻辑,设置的状态代码如下:parameteridle=5＇b00001;//上电复位parametersetup=5＇b00010;//初始化状态parametersample=5＇b00100;//采样状态parameterconvert=5＇b01000;//转换状态parameteradout=5＇b10000;//输出状态通过Modelsim编译、仿真及DC综合,得到逐次逼近寄存器的逻辑结构如图1所示。图1逐次逼近寄存器的逻辑结构根据DC综合报告得知,逐次逼近寄存器调用了39个D触发器单元和135个门级电路单元,总共174个数字逻辑单元。根据综合的功耗报告得知,电路功耗约为3.3mW,泄漏功耗约为0.5mW,即逐次逼近寄存器的总功耗为3.8mW。在En-counter工具中进行自动布局布线,版图面积设置为280μmˑ580μm时,版图中单元密度为52%左右,对...