。由于LDPC码具有接近香农限的性能，如今LDPC码已经应用到了现代通信的多个多码率LDPC码编译码器的FPGA实现唐兴国，魏东兴**（大连理工大学信息与通信工程学院，辽宁大连116024）51015202530摘要：本文提出了多码率低密度校验码（LowDesityParityCheckcodes，LDPC码）编译码器的FPGA实现方案。采用优化Efficient编码算法提出了LDPC码编码器的结构，优化了校验码元计算模块和存储模块的实现。利用改进归一化最小和算法提出了LDPC码译码器结构，该结构采用了半并行计算方式和提前检测技术，并复用了存储模块和迭代计算模块。本文采用硬件描述语言，使用上述优化算法在FPGA上进行了实现。实现结果表明，码长为1944的编码器能够有效支持四种码率，FPGA硬件资源消耗低，最大编码吞吐率为4.3Gbps；译码器可有效支持四种码率，并能够在资源消耗和译码吞吐率性能之间取得较好的折中。关键词：LDPC；FPGA；编译码器；多码率；高吞吐率中图分类号：TN911.22ImplementationofEncoderandDecoderforMulti-rateLDPCCodesBasedonFPGATANGXingguo,WEIDongxing(SchoolofInformationandCommunicationEngineering,DalianUniversityofTechnology,LiaoNingDaLian116024)Abstract:Thispaperpresentsanimplementationschemeofmulti-rateLowDensityParityCheck(LDPC)codesEncoderandDecoder.ArchitectureofLDPCcodesencoderisproposed,andthemoduleofcheckcodecalculationandthemoduleofstorageareoptimized.StructureofLDPCcodesdecoderisproposed.Thestructureusessemi-parallelcomputingmodeandearlydetectiontechnology,andsharesthemoduleofstorageandthemoduleofiteratingcalculation.EncoderanddecoderareimplementedbasedonFPGAusinghardwaredescriptionlanguageaccordingtotheoptimizedalgorithm.Implementationresultsshowthatthe1944code-lengthencodercaneffectivelysupportfourcoderateswithlowFPGAhardwareresourceutilization,anditsencodingthroughputcanbeupto4.3Gbps;thedecodercaneffectivelysupportfourcoderatesandachieveagoodbalancebetweenhardwareresourceutilizationanddecodingthroughput.Keywords:LDPC;FPGA;Encoder-Decoder;Multi-Rate;High-Throughput0引言在20世纪90年代末期，MacKay对Gallager在1962年发现的LDPC码重新进行了研究[1,2]3540领域，例如，IEEE802.11n、IEEE802.16e、中国移动多媒体广播（ChinaMobileMultimediaBroadcasting，CMMB）等标准。然而硬件实现LDPC码编译码器时，要在硬件资源消耗和编译码吞吐率性能之间取得良好的折中仍需要继续探讨；为适应多码率多码长编译码器的需求，构造适应多码率多码长的LDPC码编译码器也需要进一步研究。由于LDPC码编译码算法均可以进行并行计算，而FPGA含有丰富的可配置逻辑单元和RAM资源，很适合进行并行操作，因此目前有一些学者做了基于FPGA的LDPC码编译码器的工作。Blanksby等在ASIC上实现了码长为1024，码率为1/2的全并行LDPC码译码器，迭代64次的情况下，译码吞吐率到达1Gbps，在1.5V电源的供电下译码器功耗为690mW[3]。伊方龙等针对IEEE802.16e标准中的LDPC码，利用分层迭代算法和部分并行作者简介：唐兴国，（1988-），男，通信与信息系统专业研究生，主要研究方向：信道编码的硬件实现。通信联系人：魏东兴，（1969-），男，副教授，主要研究方向：通信信号处理、现代通信理论、通信技术及应用。weidx@dlut.edu.cn-1-bi∑Lijmj⎧b1p1(b1)p1O⎪biii1Opp⎪blp1pll1Opp1∑⎩uij⎢∏sgn(vji')⎥min(vji')⎣⎦译码结构进行设计，实现了高吞吐率的单码率LDPC码译码器[4]。袁瑞佳等提出了LDPC码455055编译码器的联合设计方法[5]，该方法使译码器和编码器共用同一校验电路和使用相同的RAM存储模块，有效减少了硬件消耗。Chen等针对QC-LDPC码译码器提出了两种特殊的内存优化方案，即矢量化和折叠法[6]。因此本文提出了适合硬件实现的编译码算法，以IEEE802.16e和IEEE802.11n标准中的LDPC码为例研究了基于FPGA的多码率LDPC...