EDA原理与接口技术1-西工大明德学院

WHENST4=>IFDATAIN="11"THENC_ST<=ST0;ELSEC_ST<=ST3;ENDIF;Q<="1001";WHENOTHERS=>C_ST<=ST0;ENDCASE;ENDIF;ENDPROCESS;ENDbehav;一、判断题(10分)(1)适配器的功能是将综合器产生的网表文件配置于指定的目标器件中,产生最终的下载文件(√)(2)硬IP提供设计的最终阶段产品:掩模。(√)(3)MAX7000的一个LAB由16个宏单元的阵列组成。(√)(4)FPGA是基于查找表结构的器件。(√)(5)在QUARTUSⅡ中,工作文件夹允许是根目录。(×)(6)STD_LOGIC中,‘0’,‘1’,‘Z’,‘W’可以综合。(×)(7)在case语句中允许有相同选择值的条件句出现。(×)(8)在vhdl中常量具有全局性。(√)(9)在vhdl中变量可在结构体和进程中定义和使用。(×)(10)在进程中同一信号有多个赋值源,实际完成赋值的是最接近begin的信号。(√)二、简答题(15分)1、简述fpga/cpld的设计流程。(5分)设计输入(1分)HDL综合(1分)布线布局(适配)(1分)仿真(1分)下载和硬件测试(1分)2、在vhdl中端口模式有那几种?并说明数据流动方向。(4分)“IN”单向只读模式,数据只能通过此端口被读入实体(1分)“OUT”单向输出模式,数据通过此端口向实体外流出(1分)“INOUT”输入输出双向端口(1分)“BUFFER”与上一模式类似,但输入时,只允许内部回读输出的信号(1分)3、简述一般状态机的结构及各部分的作用。(6分)说明部分定义一枚举类型,元素为状态机的状态名,状态变量为信号,数据类型为该枚举类型(1.5分)主控时序进程负责状态机运转和在时钟驱动下负责状态转换的进程(1.5分)主控组合进程根据外部输入的控制信号和当前状态值确定下一状态取向,以及确定输出控制信号的内容(1.5分)辅助进程配合状态机工作的组合或时序进程(1.5分)四、设计,要求写出完整的vhdl代码。(65分)1、16位硬件加法器,要求有进位输入和进位输出。(15分)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER16ISPORT(CIN:INSTD_LOGIC;A:INSTD_LOGIC_VECTOR(15DOWNTO0);B:INSTD_LOGIC_VECTOR(15DOWNTO0);S:OUTSTD_LOGIC_VECTOR(15DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER4B;ARCHITECTUREbehavOFADDER16ISSIGNALSINT:STD_LOGIC_VECTOR(16DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(16DOWNTO0);BEGINAA<='0'A;BB<='0'B;SINT<=AA+BB+CIN;S<=SINT(15DOWNTO0);COUT<=SINT(16);ENDbehav;实体正确7分,能完成加法5分,进位正确3分2、七段数码管译码显示电路设计(数码管共阳极接法)(12分)要求输入BCD码,输出驱动数码管显示0到9LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECL7SISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREoneOFDECL7SISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>LED7S<="1000000";WHEN"0001"=>LED7S<="1111001";WHEN"0010"=>LED7S<="0100100";WHEN"0011"=>LED7S<="1001111";WHEN"0100"=>LED7S<="0110000";WHEN"0101"=>LED7S<="0010010";WHEN"0110"=>LED7S<="0000010";WHEN"0111"=>LED7S<="1111000";WHEN"1000"=>LED7S<="0000000";WHEN"1001"=>LED7S<="0010000";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;实体5分,结构体格式正确3分,case语句正确2分,译码正确2分3、十进制加法计数器,要求有复位功能。(13分)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFCQI<9THENCQI:=CQI+1;ELSECQI:=(OTHERS=>'0');ENDIF;ENDIF;CQ<=CQI;ENDPROCESS;ENDbehav;二、VHDL程序填空(20分)下面程序是一个10线-4线优先编码器的VHDL描述,试补充完整。LIBRARY__IEEE________;USEIEEE.________STD_LOGIC_1164_____________.ALL;ENTITYcoderISPORT(din:INSTD_LOGIC_VECTOR(____9DOWNTO0___________...

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