宁波大学科技学院本科毕业设计论文编号：本科毕业设计（论文）基于硬件描述语言的四位加减法器设计Designofafourbitadder-subtracterbasedonhardwaredescriptionlanguageI基于硬件描述语言的四位加减法器设计诚信承诺我谨在此承诺：本人所写的毕业论文《基于硬件描述语言的四位加减法器设计》均系本人独立完成，没有抄袭行为，凡涉及其他作者的观点和材料，均作了注释，若有不实，后果由本人承担。承诺人（签名）：2015年4月19日摘要【摘要】本设计为四位加减法器，使用基本的逻辑门（与门、或门、异或门、与非门等）组成一个完整的电路，实行四位加减法的运算。II宁波大学科技学院本科毕业设计论文本设计用硬件描述语言VHDL来设计程序，在Modelsim工具软件下，运用数据流描述基本逻辑门，采用层次化结构组织完整电路，将逻辑门组合成一个半加器，由半加器组合成一个一位全加器，再通过串行的方式将4个一位全加器级联起来，最后利用一位可选择异或信号位，实现四位二进制数的加减法功能。【关键词】四位加减法器；硬件描述语言；VHDL；基本逻辑门；串行进位III基于硬件描述语言的四位加减法器设计Abstract【ABSTRACT】Thedesignforthefourbitadder-subtractorusingbasiclogicgates(AND,OR,XOR,NANDgates,etc.)toformacompletecircuit,theimplementationofthefouroperationsofadditionandsubtraction.ThedesignofhardwaredescriptionlanguageVHDLtodesigntheprogram,undertheModelsimsoftwaretools,theuseofthedatastreamtodescribethebasiclogicgates,usingthehierarchicalstructureoftheorganizationcompletethecircuit,thecombinationallogicgatesintoahalfadder,acombinationofhalf-adderintoaonefulladder,andthenthroughaserialmannerfourafulladdercascadetogethertoproduce.Finally,usingachoosetheXORsignal,additionandsubtractionfunctionstoachievethefourbinarynumbers.【KEYWORDS】fourbitadder-subtractor;hardwaredescriptionlanguage;VHDL;basiclogicgates;serialcarryIV宁波大学科技学院本科毕业设计论文目录1绪论......................................................................11.1选题背景............................................................11.1.2课题相关技术的发展............................................11.1.3课题研究的必要性..............................................21.2课题研究的内容......................................................22VHDL简介.................................................................32.1VHDL描述...........................................................32.1.1VHDL与FPGA的关联...........................................32.2VHDL程序基本结构...................................................42.3VHDL程序设计流程...................................................42.4VHDL的描述方式.....................................................62.4.1行为描述......................................................62.4.2结构描述......................................................62.4.3数据流描述....................................................72.5VHDL语言的优势.....................................................82.6VHDL的测试验证文件Testbench........................................83四位加减法器的设计.......................................................103.1用与门、或门、异或门来设计一位全加器................................113.1.1与门的设计....................................................113.1.2或门的设计....................................................113.1.3异或门的设计..................................................123.1.4半加器的设计..................................................123.1.5一位全加器的设计..............................................133.2用与非门...