EVRC语音编码器的FPGA实现与数据传输技术谢岩卢虎(空军工程大学理学院,陕西西安)摘要：本文主要研究EVRC语音编码器的FPGA实现与优化，通过对EVRC算法的分析，给出了EVRC语音编码器的硬件顶层设计模块、数据同步设计方法以及EVRC编解码模块数据处理流程，讨论了EVRC语音编码器的PCI接口设计，分析驱动代码生成等关键技术。该系统稳定可靠，灵活性高可满足不同语音编码应用的要求，具有较高的实用价值。关键字：语音编码器EVRCFPGA指令流水TN912.3文件标识码ATheImplementationofEVRCCoderandTransmissionbyPCIBasedonFPGAXIEYan（ElectronicInformationSchool,NothwesternPolytechnicalUniversity,Xi’anShaanXiChina）Abstract：ThispaperresearchedtheimplementationandoptimizationofEVRCspeechcoderbasedonFPGA,throughtheanalysisofEVRCalgorithm,top-leveldesignofEVRCcoderhardwaremodules,datasynchronizationdesignandEVRCcodecdataprocessingmodulewasgiven,discussedtheEVRCvoicePCIEncoderInterfacedesign,analysis-drivencodegenerationandotherkeytechnologies.Thesystemisreliableandhighflexibilitytomeettherequirementsofdifferentspeechcodingapplicationswithhighpracticalvalue.Keywords：CoderEVRCFPGAPipelining0引言TIA于上世纪90年代末推出的IS-127标准，是IS-95可选语音服务标准（ServiceOption3）和3G移动通信系统CDMA2000的语音编解码标准，该标准的核心算法是增强型可变速率语音编码器（EnhancedVariableRateCodec，EVRC）。EVRC语音编码器编码速率可变（1kbps、4kbps或8kbps），编码后语音质量相当于QCELP-13k标准，但比后者具有更好的抗干扰能力。在目前的CDMA2000系统中，EVRC是综合语音质量和编码速率指标后，最佳的语音编码器。本文主要研究EVRC语音编码器的FPGA实现与数据传输技术，全文安排如下，第1节对EVRC算法进行概述；第2节给出了EVRC语音编码器的FPGA硬件顶层设计模块、数据同步设计方法以及EVRC编解码模块数据处理流图；第3节讨论了EVRC语音编码器的PCI总线设计，分析驱动代码生成等关键技术，以使该设计具有更高的实用价值，第4节总结全文。1.EVRC语音编码器概述收稿日期：2011-02-01基金项目：航空科学基金资助项目（）EVRC核心算法是一种被称之为广义码激励线性预测(RelaxedCode-ExcitedLinearPrediction，RCELP)的语音编码算法。传统的码激励线性预测(Code-ExcitedLinearPrediction，CELP)算法，是让合成语音信号尽量逼近原始语音信号，并由此来选择最佳的激励码本；而EVRC算法却是逼近经过时域变形(TimeWarping)的语音残差信号，该残差信号包含了每个语音帧开环计算及线性插值后得到的简化基音信息。虽然该方法会使得语音编码运算量增大，但也使得每帧数据包中基音的比例减小，因此改进语音自然度的激励信号会得到比传统方法更多的比特数，从而起到改善语音质量的作用。EVRC采用抽样频率8KHz/16比特量化的线性脉冲编码调制（LinearPulseCodeModulation,LPCM）信号作为激励，以20ms/160样点组帧进行语音的编/解码。EVRC不仅能根据语音信号的波形质量，还能根据基音和相邻帧的信号样点等输入信号的特点来选择编码速率。可以采取的编码速率方案为：码率8kbps，171比特/包)、码率4kbps，80比特/包或码率1kbps，16比特/包。2.EVRC语音编码器的FPGA设计Altera公司的CycloneII系列现场可编程门阵列(FieldProgrammableGateArray,FPGA)可以集成中央处理器（CentralProcessingUnit，CPU）和数字信号处理器（DigitalSignalProcessing，DSP）内核，在一片FPGA上进行软硬件协同设计，为实现片上可编程系统（SystemOnProgrammableChip，SOPC）提供了强大的硬件支持。下面，我们充分利用FPGA强大的并行数据处理能力来设计多通道语音EVRC编码器。系统的顶层设计如图1所示。图1EVRC语音编码器编码/解码示意图编码时，FPGA的多通道缓冲串行接口（Multi-ChannelBufferSerialPeripheral，McBSP）并行接收到码率为64kbps的µ率PCM码流后，将其转换成线性PCM码流，然后由编/解码内核单元将PCM码流编码成最大码率为8kbps的码包（packet）,最后将编码结果由...