习题1．给出以下概念的解释说明。指令流水线（Instructionpipelining）流水线深度（PipelineDepth）指令吞吐量（Instructionthroughput）流水线冒险（Hazard）结构冒险（Structuralhazard）控制冒险（Controlhazard）数据冒险（Datahazard）流水线阻塞（Pipelinestall）气泡（Bubble）空操作（nop）分支条件满足（Branchtaken）分支预测（Branchpredict）静态分支预测（Staticpredict）动态分支预测（Dynamicpredict）延迟分支（Delayedbranch）分支延迟槽（Delayedbranchslot）转发（Forwarding）旁路（Bypassing）流水段寄存器（Pipelineregister）IPC（InstructionsPerCycle）静态多发射（Staticmultipleissue）动态多发射（Dynamicmultipleissue）超流水线（Superpipelining）超长指令字VLIW超标量流水线（Superscalar）动态流水线（Dynamicpipelining）指令预取（Instructionprefetch）指令分发（Instructiondispatch）按序发射（in-orderissue）无序发射（out-of-orderissue）存储站（Reservationstation）重排序缓冲（Reorderbuffer）指令提交单元（Instructioncommitunit）乱序执行（out-of-orderexecution）按序完成（in-ordercompletion）无序完成（out-of-ordercompletion）2.简单回答下列问题。（1）流水线方式下，一条指令的执行时间缩短了还是加长了？程序的执行时间缩短了还是加长了？为什么？（2）具有什么特征的指令集易于实现指令流水线？（3）流水线处理器中时钟周期如何确定？单条流水线处理器的CPI为多少？每个时钟周期一定有一条指令完成吗？为什么？（4）流水线处理器的控制器实现方式更类似于单周期控制器还是多周期控制器？（5）为什么要在各流水段之间加寄存器？各流水段寄存器的宽度是否都一样？为什么？（6）你能列出哪几种流水线被阻塞的情况？你知道硬件和软件是如何处理它们的吗？（7）超流水线和多发射流水线的主要区别是什么？（8）静态多发射流水线和动态多发射流水线的主要区别是什么？（9）为什么说Pentium4是“CISC壳、RISC核”的体系结构？3.假定在一个五级流水线（如图所示）处理器中，各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：150ps；寄存器堆读口或写口：50ps。请问：（1）若执行阶段EX所用的ALU操作时间缩短20%，则能否加快流水线执行速度？如果能的话，能加快多少？如果不能的话，为什么？（2）若ALU操作时间增加20%，对流水线的性能有何影响？（3）若ALU操作时间增加40%，对流水线的性能有何影响？参考答案：a.ALU操作时间缩短20%不能加快流水线指令速度。因为存储单元的时间为200ps，所以流水线的时钟周期不会因为ALU操作时间的缩短而变短。b.ALU操作时间延长20%时，变为180ps，比200ps小，对流水线性能没有影响；c.ALU操作时间延长40%时，变为210ps，比200ps大，所以，流水线的时钟周期将变为210，其效率降低了（210-200)/200=5%。4.假定某计算机工程师想设计一个新CPU，一个典型程序的核心模块有一百万条指令，每条指令执行时间为100ps。请问：（1）在非流水线处理器上执行该程序需要花多长时间？（2）若新CPU是一个20级流水线处理器，执行上述同样的程序，理想情况下，它比非流水线处理器快多少？（3）实际流水线并不是理想的，流水段间数据传送会有额外开销。这些开销是否会影响指令执行时间（Instructionlatency）和指令吞吐率（Instructionthroughput）？参考答案：（1）非流水线处理器上执行该程序的时间为：100psx106=100µs.（2）若在一个20级流水线的处理器上执行，理想情况下，每个时钟周期为：100/20=5ps，所以，程序执行时间约为5x106=5µs.快100/5=20倍。（3）流水线段之间数据的传递产生的额外开销，使得一条指令的执行时间被延长，即影响Instructionlatency；同时也拉长了每个流水段的执行时间，即影响Instructionthroughput。还有什么不理想的因素？——时钟周期不会是5us——可能发生阻塞等5.假定最复杂的一条指令所用的组合逻辑分成6块，依次为A~F，其延迟分别为80ps、30ps、60ps、50ps、70ps、10ps。在这些组合逻辑块之间插入必要的流水段寄存器就可实现相应的指令流水线，寄存器延迟为20ps...