数字电视发端调制器芯片时序优化设计与实现摘要:设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高速集成电路设计中,它将直接影响最后的流片。其中时钟偏斜是影响时钟的重要因素。本文以SMIC0.18μm工艺数字电视发端调制器芯片为例,前端提出新的获得同步分频时钟的方法,后端使用Synopsys的Astro工具来进行手动时钟树综合和时序优化,在满足时序设计要求的同时减小了芯片面积。关键词:时序优化;时钟树综合;时钟偏斜;同步设计中图分类号:TN402文献标识码:AAbstract:Thekeyofdigitalintegratedcircuitdesignistomeetthetimingconstraints.Clocktreesynthesisistheessentialelementontimingoptimizationintheback-endchipdesign,especiallyforcomplexhigh-speedultra-large-scaleintegratedcircuitdesign.Itwillhaveadirectimpactonthefinaltapeout,andtheclockskewisanimportantfactorintheimpactofclock.Thispaperproposesanewmethodtogetfrequencyclockinthefront-end,andusesAstrotooloftheSynopsystomanuallysynthesisclocktreeandoptimizetimingintheback-end,basedonSMIC0.18umdigitalTVtransmittermodulatorchip.Theresultshowsthatwecandecreasethechiparea,andmeetthetimingrequirementatthesametime.Keywords:Timingoptimization;Clocktreesynthesis;ClockskewSnchronousdesign1引言在大规模集成电路中,时钟信号往往是整个芯片中扇出时间最大、通过距离最长、以最高速度运行的信号[1]。随着集成电路的工艺几何尺寸不断缩小,时钟信号线路上的互连线延迟以及之间的耦合电容成为影响时序收敛的主要因素。不同的寄存器距离时钟信号源远近距离不同,造成信号到达的时间不一样,我们称之为时钟偏移。而一个时钟信号源往往要驱动数万个寄存器,不能满足芯片的驱动要求。时钟树综合可以解决此类问题,一方面平衡时钟偏差,一方面插入缓冲器增加驱动力。满足国标GB20600-2006要求的全模式地面数字电视多媒体广播基带调制芯片,含有180多万个标准单元门电路,45个大型存储器宏模块,201个输入输出pad,其中包括一个集成模拟PLL。该芯片含四个同步时钟信号,存在大量的宏模块,增加了时序路径的复杂性,基于面积和功耗优化的考虑,对时序优化提出了更高的要求。为了满足时序要求,优化设计方案,本文在前端设计中提出一种新的获得分频同步时钟的方法,在后端设计中采用分区布局时序要求严格的时钟,手动优化时钟树等方法,在满足时序设计要求的同时减小了芯片面积。2优化时序原理时序电路要求数据在时钟采样时刻保持稳定,但由于时钟存在抖动,所以数据信号需要在时钟有效沿到来之前的一段时间内保持稳定。这段时间称为建立时间(setuptime),即数据对时钟的准备时间。同样,在时钟翻转之前,数据也必须在一段时间内保持稳定才能被寄存器成功采样。这段时间称为保持时间(holdtime),即数据对时钟的保持时间[2]。其原理如图1所示。时序优化是指,考虑到器件内部延时,时钟的不稳定和偏斜,以及电容电阻等因素,采取优化设计方案,优化布局,综合和优化时钟树等方式,满足用户设计的建立时间以及保持时间的时序约束。时钟偏移是指时钟分布系统中到达各个时钟末端,即终端寄存器的时钟输入端的时间不一样,这是不可避免的。而过大的时钟偏移会引起电路时序混乱,导致功能错误,因此在高速ASIC设计中,时钟偏移受到设计者的重视。时钟树综合与优化,即是将缓冲器和反相器插入到各个与时钟源相连的终端寄存器,并对寄存器间的时钟偏移进行平衡。前端设计时钟的方法对时序有很大影响,故采取优化时钟同步,减少时钟偏斜的设计方法,可实现优化时序的同时减少芯片面积。后端设计中,Astro通过分析时钟网络来保证合理的时钟偏移。通过调整参数和插入的器件型号等来保证满足时序要求,提高电路同步性能。图3为本文中设计实例――数字电视发端调制器芯片的主时钟的时钟树。本时钟树中主要有四个同步信号,即输入时钟clk_60V48和经过二、四、八分频得到的clk_30V24,clk_15V12,clk_7V56时钟。在时钟树各个级别插入缓冲器或反相器来减小时钟偏移,可以达到优化时序的效果...