EDA实验学生常见问题汇总

EDA实验学生常见问题汇总1.EDA软件的安装目录,新建的工程所在的路径和文件夹不能用巾文,也不能有空格;2.文件名字与模块的名字最好保持一致,这样可以在不打开文件的情况下便可以知道模块名字;3.改变字体和颜色操作:tools—>editpreference;4.文件类型应选成verilog,不是默认的VHDL;如阁1:4.软件提示错误在第儿行,错误不一定就在那一行,应该上卜儿行來回看看;5.设计文件和测试文件都通过编译不一定能启动仿真,modelsim编译足以文件为肀位,只局限于在当前义件中没有语法错误;例如:测试程序中把耍调用的设计模块名字不小心写错Y,或者端口连接出现错误等,编译通过,但是启动仿真失败;6.如图2所示:work库K的ALU和tb_ALU都是模块名,而不是文件名;Enableoptimization—定不要选中(默汄状态卜‘是选巾),开则仿真会出错;Resolution(default▼|口StartSimulation胃DesignVHDLVerilog|Libraries|SDF|Othersitwork」ALU丄TypeLibraryModuleModuleLibraryLibraryPathworkD:\EDA\120260223\ALU.vD:\EDA\120260223\tb_ALU.v$MODEL_TECH/../floatfixlib$MODELJTECH/../mc2」ib廳4AfloatfixtibAmc2lib(empty)DesignUnit(s)OptimizationOptimizationOptions...7.编译吋通过了,但足启动仿真时失败了,一般足模块之间的连接出现了错误;8.再次打开原来所逑的工程的力‘法:file->open,打开后缀为.mpf的文件(注意要打开的文件的文件炎型应该选为.mpf),如图3所示:OKCancel图39.测试文件的模块名字后面的括号里应该为空,不能出现端口名字;10.观察波形时要注意出现的不定态和高附态,对其出现的原因进行分析;11.每一个鼠标操作都对应一个命令,XT以去Transcript窗口查看;

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