三输出和双输出微型模块稳压器对基于FPGA的系统优化方案尽管FPGA的通用和可配置特性对系统设计师来说很有吸引力，但是影响这些器件内部运行方式及其外部接口协议的设计规章特别简单，需要大量的培训、参考设计评估、设计仿真和验证。因此，FPGA供应商供应具体的硬件和固件支持，以关心系统设计师设法应对数字领域的新挑战。不过，模拟领域错综简单，难以理解，尤其在用DC/DC稳压器为内核、I/O、存储器、时钟和其它轨供电和供应稳定电压这一块，需要新的解决方案。例如，今日的FPGA及支持组件需要多个电压轨。为了高效率和以的空间为每个轨供电，要求一个DC/DC稳压器电路平均含有10个组件(电感器、MOSFET、电容器、DC/DC稳压器等)。仅为一个6轨FPGA供电，或许就需要多达60个组件。除了用料单中列出用于FPGA供电的一长串组件以外，还有与组件插入、牢靠性、PCB简单性以及更多因素有关的隐蔽成本。现在，是DC/DC制造商提高产品性能标准的时候了。管理多个电压轨较旧的几代FPGA需要两或3个电源轨。现在，一些高端多核器件需要多达7个轨，既有3.3V传统电源轨，也有近消失的从2.8V直到1.0V及更低电压的较低电压轨。此外，还为存储器、网络处理器、图形处理器、数模或模数转换器、以及运算放大器和RFIC等非FPGA器件供---本文于网络，仅供参考，勿照抄，如有侵权请联系删除---应了其它一些电压轨。确保具有多个电压轨的系统“洁净”地启动，而轨之间相互没有任何冲突，这是配备排序和跟踪功能的DC/DC稳压器的关键任务。简洁地说，每个稳压器必需能够跟踪其它稳压器的输出电压。好消息是，从几年前开头，FPGA就不需要对其多个轨进行任何排序了。不过，系统内跨不同部分的几个电压的挨次斜坡上升或斜坡下降仍旧是需要的，以防止电压轨变化太快或太慢时可能发生的锁断。过去，电源轨的跟踪和排序任务由单独的电源管理IC完成。今日，设计师要求排序和跟踪功能嵌入到稳压器中，尤其是当稳压器必需位于系统的不同角落时，更是这样。降低电压纹波噪声和电容器要求在非便携式应用中，随着对压降和电流要求的提高，在选择DC/DC稳压器时，散热和运行效率也变成了更加重要的因素。在便携式应用中，尽管每个轨的负载电流较低，但是在节约电池能量和简化便携式产品的热量管理方面，运行和备用效率仍旧是重要因素。无论是在便携式还是非便携式应用中，尤其是对于大功率需求来说，与线性稳压器相比，开关模式DC/DC稳压器可供应较高性能的解决方案。例如，一个开关稳压器从3.3V输入电源、以90%的效率供应1.2V/5A，相比之下线性稳压器效率为36%；此外，开关模式稳压器消耗0.7W功率，而线性稳压器消耗10.5W。另一方面，由于其固有的开关运行模式，开关模式稳压器引入开关噪声和更高的输出纹波噪声(输出电压峰值至峰值纹波)。不幸的是，新型FPGA的较低电压轨和更快的I/O信号较精准的眼图对电源“噪声”的承受力量较低。为了减轻纹波噪声，可以给电路增加更多的输入和输出电容器，以降低峰值至峰值纹波电压。不过，降低开关噪声更具有挑战性。一种可能的方法---本文于网络，仅供参考，勿照抄，如有侵权请联系删除---是，让DC/DC稳压器的运行频率与一个外部时钟同步，该外部时钟迫使稳压器在一个设定的频率范围内运行，这些频率的选择原则是：对系统中其它噪声敏感器件的干扰。当几个开关模式稳压器都同步至一个对系统其余部分很平安的时钟频率时，这种方法尤其有效。这些方法有助于设计较低噪声的开关模式负载点稳压器，不过，假如DC/DC稳压器是从零开头以合适的架构、功能和布局设计的，那么噪声问题可以极大地减轻。这样的稳压器限度地减轻了对电容器、滤波和EMI(电磁干扰)屏蔽的依靠。降低高度以实现更好的空气流淌人们迫切需要缩小基于FPGA的系统的尺寸，同时要增加功能、存储器存储容量或计算功率，这促使设计师改进用来冷却组件的方法。一种简洁的方法是，在组件上方供应高效率的空气流淌。高的组件遮挡了FPGA或存储器IC等较纤巧封装上方的空气流淌。在预制DC/DC负载点稳压器的状况下，遮挡特别严峻，由于这些器件的高度达到了FPGA和其它IC高度的6至10倍。在从封装顶...