基于深亚微米工艺长互连线延迟优化的设计方法研究摘要：随着SoC方法学的使用，集成电路越来越复杂，设计规模越来越大，连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法，即优化关键单元的布局，并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距，指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影...
